登纳德缩放

定义

登纳德缩放是一种针对 MOSFET 的尺寸缩小定律，它指出晶体管越小，其电压和电流按相同比例下降，因而功率密度基本不变，功耗与器件面积大致成正比。这一规律最初由 IBM 的罗伯特·登纳德等人在 1974 年合著的论文中阐述，因作者姓氏而得名。

在文献中，该定律也被称为恒定电场缩放，即器件几何尺寸和电源电压用同一系数同步收缩，使沟道内电场分布维持原状^[1]。

原理

恒定电场缩放的出发点在于：把器件的横向与纵向尺寸(如沟道长度、栅氧化层厚度、结深)以及电源电压同时缩小为原值的 1/κ，同时把衬底掺杂浓度提高 κ 倍，从而使电场强度与耗尽层宽度按同一比例减小^[2]。由于电场不变，载流子速度不变，单位沟道宽度的漂移电流按 1/κ 缩小，器件电容也按 1/κ 缩小^[1]。

由此可推导出延迟时间与功耗的变化。电路延迟正比于 $R \times C$ 或 $C \times V / I$，按 1/κ 缩小；单门功耗正比于 $V \times I$，按 $1/\kappa^2$ 缩小；功耗延迟积按 $1/\kappa^3$ 缩小，而功率密度 $P/A$ 保持不变^[2]。

工程上常用的表述是每代工艺线性尺寸缩小约 30%(即乘以 0.7)：单个器件面积减少约一半，栅延迟下降约 30%，工作频率提高约 43%，晶体管密度翻倍，每次开关能量降低约 65%^[3]。

发展历程

1974 年，登纳德与弗里茨·根斯伦(Fritz Gaensslen)、拉里·库恩(Larry Kuhn)等人正式提出恒定电场缩放理论及其适用边界，当时商用 MOSFET 的沟道长度约为 5 微米，论文论证了 1 微米器件的可行结构^[4][5]。此后该理论长期作为 CMOS 技术路线的基础，微处理器性能与集成度的提升大致沿其预测推进了约四十年^[6]。

进入 20 世纪 80 年代后，多数产品线实际采用的是尺寸缩小而电压基本不变的方案，电场和功率密度随代次上升^[3]。约在 90 纳米节点，恒定电场缩放被基本放弃，业界转向应变工程、高介电常数金属栅等材料方案，以及 FinFET 等新器件结构来维持性能与成本改善^[6]。

约 2005 年前后，静态功耗开始超过动态开关功耗，业界称之为功率墙，登纳德缩放的原有前提不再成立^[7]。为了继续缩小尺寸，业界先后引入高介电常数栅介质、FinFET 与全环绕栅极等结构，以增强栅极对沟道的静电控制^[8]。

应用

该定律是 CMOS 工艺代际规划的基本依据，用于同时确定沟道长度、栅氧化层厚度、电源电压与掺杂浓度等参数^[9]。国际半导体技术路线图等文件曾据此预测并引导未来几代 CMOS 技术的发展^[10]。

在电路层面，通用微处理器、数字逻辑和 DRAM 的设计都曾以其推导的缩放因子作为性能与功耗估算的基准^[5]。登纳德论文中关于互连的部分同样具有影响：与晶体管不同，缩小的互连线电阻上升会抵消电容下降，其 RC 延迟大致保持不变^[11]。

局限

该定律建立在若干不可缩放的物理量之上。硅的禁带宽度与热电压 $kT/q$ 不随尺寸变化，导致亚阈值斜率无法同步减小；阈值电压降低后，关态亚阈漏电流呈指数上升，待机功耗随之增加^[2]。由于扩散电流与漂移电流的缩放行为并不一致，亚阈电流不能按比例下降，这是模型较早显现的偏差^[1]。

尺寸减小还会带来短沟道效应，源漏耗尽区侵占沟道，使栅极失去对沟道的有效控制，出现阈值电压漂移和漏电增大^[12]。同时栅氧化层减薄带来隧穿漏电，使其厚度不能再按比例缩小，源漏串联电阻和寄生电容的比重也不断上升^[2][6]。

若采用电压不缩小的恒定电压缩放方案，电场与功率密度将随代次升高，带来可靠性与散热问题，因此该方案被认为在物理上并不严格成立^[2]。上述因素叠加，使登纳德缩放自 2005 年前后起不再是提高性能与降低功耗的有效路径^[7]。

参见

• 摩尔定律 —— 描述集成电路上元件数量增长趋势的规律，与登纳德缩放常被并列讨论。

• MOSFET —— 登纳德缩放最初针对的器件类型。

• CMOS —— 该定律主要指导的集成电路工艺。

• FinFET —— 恒定电场缩放失效后为延续尺寸缩小而采用的器件结构。

• 短沟道效应 —— 尺寸缩小过程中限制器件性能的物理现象。

• 功率墙 —— 功率密度无法继续下降所导致的频率提升停滞。